PHY——内部接口协议

edadoc · 发表于 2018-1-5 18:09:27

作者：一博科技

上周我们把MAC到PHY、PHY到PHY这两个子层之间的通信框架拎出来，把它们放在一个框图下，如下图所示：

图1 MAC与PHY框架

今天来讲讲这个PHY的内部、及其内部各个模块间的接口协议。PHY它包含了多个功能模块，功能模块的多少会因需要的不同而有所增减，比如：
只有10GBase-R、40GBase-R、100GBase-R的PCS需要FEC；
40GBase-R的PCS需要2个PMA、100GBase-R的PCS需要3个PMA；
只有≥1Gbps以上的背板应用场景才会用到AN。

1. 功能模块介绍我们知道PHY在OSI(开放式系统互连)参考模型下，属于物理层，PHY由多个模块组成，各个功能模块的作用如下：
PLS：PhysicalSublayer Signaling，对MAC给的信息进行传递，只在1Mb/s、10Mb/s的应用场景才出现；
PCS：Physical Coding Sublayer，对MAC给的信息进行编码，应用于≥100 Mb/s的应用场景，比如完成8B/10B、64B/66B、256B/257B编码；
FEC：Forward Error Correction，前向纠错，与10GBase-R、40GBase-R的PCS 搭配；
RS-FEC：Reed-Solomon前向纠错，比单纯的FEC纠错能力更强，与100GBase-R的PCS 搭配，采用256B/257B编码；
PMA：Physical Medium Attachment，
PMD：Physical Medium Dependent，
AN: Auto-Negotiation Function，自动协商，使背板两侧的Device能够互换信息以发挥出彼此最大的优势；
# o4 H7 c% w$ p; ~2. 模块间的接口定义1) PLS与PMA间的接口，称之为AUI（Attachment Unit Interface）；
2) PCS与FEC间的接口，称之为XSBI：10Gigabit Sixteen Bit Interface；
3) PMA与PMA间的接口，可以是chip to chip，也可以是chip to module，有两种：
XLAUI：40 Gigabit Attachment Unit Interface，4条lane，每条lane的数率是10.3125Gbps；
CAUI：100 Gigabit Attachment Unit Interface，10条lane，每条lane的数率是10.31250Gbps；
4) PMA与PMD间的接口，称之为nPPI（Parallel Physcial Interface）。

nPPI特定出现在PMD所接的媒介是光纤的情况下，比如40GBase-SR4、100GBase-SR10、40GBase-LR4协议。也就是说这种情况下的PMD是光模块，nPPI就必然是一种chip to module间的接口，这也是IEEE802.3标准与OIF_CEI标准兼容的地方之一。nPPI按照通道数量的不同分成两种。

• XLPPI：40 Gigabit Parallel Physcial Interface，4条lane，每条lane的数率是10.3125Gbps；
• CPPI：100Gigabit Parallel Physcial Interface，10条lane，每条lane的数率是10.3125Gbps；

3. 接口协议对通道的要求我们了解了这么多PHY内部的接口，对于很多人，最关心的还是产品设计该怎么做？不同接口的通道（channel）衰减多少能满足要求？下面就用简单粗暴地方式来一一列举，都是干货啊！开始划重点了！

1) PLS与PMA间的AUI接口

2) PCS与FEC间的XSBI接口
对通道没有给出无源的要求，但对接收端的信号质量和时序有要求，测试工程师应该喜欢这张标准定义方式。

3) PMA与PMA间的XLAUI、 CAUI接口