作者:一博科技
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8 ?; C! n& C" v) b; n0 o7 s8 \上周我们把MAC到PHY、PHY到PHY这两个子层之间的通信框架拎出来,把它们放在一个框图下,如下图所示:
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8 H1 W6 j1 L# }2 T9 B. A图1 MAC与PHY框架
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今天来讲讲这个PHY的内部、及其内部各个模块间的接口协议。PHY它包含了多个功能模块,功能模块的多少会因需要的不同而有所增减,比如:
, t" T# V6 ^( b. W9 {: _6 R只有10GBase-R、40GBase-R、100GBase-R的PCS需要FEC;+ z% L( F; w1 r4 V5 q) @ d
40GBase-R的PCS需要2个PMA、100GBase-R的PCS需要3个PMA;
4 U H! H( n6 a. X0 e# Q只有≥1Gbps以上的背板应用场景才会用到AN。8 m' v+ N" n+ |
7 P! L1 g' `; a! j/ b3 R1. 功能模块介绍我们知道PHY在OSI(开放式系统互连)参考模型下,属于物理层,PHY由多个模块组成,各个功能模块的作用如下:' E- W3 j g6 b1 [8 Y! p
PLS:PhysicalSublayer Signaling,对MAC给的信息进行传递,只在1Mb/s、10Mb/s的应用场景才出现;3 p' a, K3 X7 H: N! g
PCS:Physical Coding Sublayer,对MAC给的信息进行编码,应用于≥100 Mb/s的应用场景,比如完成8B/10B、64B/66B、256B/257B编码;' z) J5 b) x* v2 ]$ F) n/ N
FEC:Forward Error Correction,前向纠错,与10GBase-R、40GBase-R的PCS 搭配;: V+ j& M' d' l2 N$ N& H
RS-FEC:Reed-Solomon前向纠错,比单纯的FEC纠错能力更强,与100GBase-R的PCS 搭配,采用256B/257B编码;7 ?. ?5 t: G9 m5 w/ _% J
PMA:Physical Medium Attachment,1 N6 d! r: f" o4 f5 C+ D9 o( t) U! v" T
PMD:Physical Medium Dependent,
6 V l* l/ R, a; H# K0 ?5 fAN: Auto-Negotiation Function,自动协商,使背板两侧的Device能够互换信息以发挥出彼此最大的优势;
# o4 H7 c% w$ p; ~2. 模块间的接口定义1) PLS与PMA间的接口,称之为AUI(Attachment Unit Interface);
, e7 a$ O4 i3 m0 L3 J0 b5 a) Q2) PCS与FEC间的接口,称之为XSBI:10Gigabit Sixteen Bit Interface;' @! r1 M L+ \8 P* H
3) PMA与PMA间的接口,可以是chip to chip,也可以是chip to module,有两种:) a5 j7 {& W9 C8 z! O- g
XLAUI:40 Gigabit Attachment Unit Interface,4条lane,每条lane的数率是10.3125Gbps;% T1 B9 @$ ^+ i+ r4 I
CAUI:100 Gigabit Attachment Unit Interface,10条lane,每条lane的数率是10.31250Gbps;9 I: W9 B$ r% b
4) PMA与PMD间的接口,称之为nPPI(Parallel Physcial Interface)。$ Q1 Y6 N& x, x4 B% K# W3 \, j
+ q) e* V6 B) @4 Q6 o' _0 KnPPI特定出现在PMD所接的媒介是光纤的情况下,比如40GBase-SR4、100GBase-SR10、40GBase-LR4协议。也就是说这种情况下的PMD是光模块,nPPI就必然是一种chip to module间的接口,这也是IEEE802.3标准与OIF_CEI标准兼容的地方之一。nPPI按照通道数量的不同分成两种。
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/ x8 u5 O* p$ }; U$ `! f• XLPPI:40 Gigabit Parallel Physcial Interface,4条lane,每条lane的数率是10.3125Gbps;# G9 `# r6 K8 A( `6 ]. a8 |1 X' H
• CPPI:100Gigabit Parallel Physcial Interface,10条lane,每条lane的数率是10.3125Gbps;4 {. X" {' q% @ j& D2 J
! Z; i1 I6 U7 J& D2 x# @$ P( {3. 接口协议对通道的要求我们了解了这么多PHY内部的接口,对于很多人,最关心的还是产品设计该怎么做?不同接口的通道(channel)衰减多少能满足要求?下面就用简单粗暴地方式来一一列举,都是干货啊!开始划重点了!
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1) PLS与PMA间的AUI接口
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5 F' V( u1 v" f1 ~! K) i: n& O2) PCS与FEC间的XSBI接口+ d3 C" t9 a- x4 ^$ ]# Z
对通道没有给出无源的要求,但对接收端的信号质量和时序有要求,测试工程师应该喜欢这张标准定义方式。 J# e9 i( v/ ~
& |% P& e8 J( }1 U3 `( H3) PMA与PMA间的XLAUI、 CAUI接口# L3 k5 @: d0 v7 ?; {: B
- 如果是用于chip to chip的场景,则对channel的要求如下所示:' ]7 u, ?" y' B) E
. J3 C# h9 {( {8 E+ B
" c* i0 R/ }% R( v2 |; [8 C
" p, J0 y/ ^' p- O. H5 q5 \0 O. y" A J9 I: O9 \' G
5 H% q5 ?+ U x- E0 k9 g2 e; z% P) V如果是用于chip to module的场景,则channel分为host、connector、module三部分,如下图所示:( p) `' ^8 F2 s
; f7 s/ x& u0 e9 @, d
7 B8 O' D- Z) H$ o2 ^! j. H6 Y* Q/ W/ o
下面是对host插损的详细要求:, P5 a/ R$ S6 {
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0 ?2 H4 L. Z- E7 Q; z5 @9 L- J9 w6 X/ R% X% u3 K5 S: A
# c1 h2 ~- A( z: A5 m下面是对Module插损的详细要求:
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' ^2 ` V3 A+ _7 A' z- M' f
2 K. I! g0 v' H8 ` / N0 g4 x6 `! w4 b
4) PMA与PMD间的nPPI(XLPPI、CPPI) 接口
9 w) O5 k/ F5 Z" P) K: b I" x8 J7 P下面是对host部分的详细要求:
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6 Y' e+ [0 C: m! R( I9 y4 q; Y4 z9 d0 L0 t
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用插损、回损的表达方式对通道做要求,一部分工程师对于此感觉依然是云里雾里,看着这些所谓的dB完全不理解,那么下面还一种更为大家熟悉的方式:眼图,这也是在产品测试阶段最直观的标准。对于XLAUI、CAUI、nPPI接口眼图标准如下所示:
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8 l) h# h- K. oPHY子层内部接口今天就介绍到此,下周我们开始讲讲两个PHY之间的传输协议,通过背板、光纤传输的10G、25G信号有什么要求,比如10GBase-KR、100GBase-KR4等协议。2 F2 a& i7 e, S/ j
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