ISSCC2025 | Chiplet EDA工具与系统技术协同优化的发展

逍遥设计自动化

引言
2 s' C& b  C' J0 NChiplet系统设计概述
6 A$ T3 j+ g/ ^8 ~0 t半导体行业已经从传统的单片系统芯片(SoC)设计向基于Chiplet的架构转变。这一转变的驱动力来自于需要突破摩尔定律的限制，同时继续提高系统性能、降低成本并改善功耗效率。基于Chiplet的设计将一个大型单片芯片分解为更小的功能模块，这些模块可以单独制造，然后集成在一起。这种方法具有多种优势，包括提高良率、更好的可扩展性以及混合不同工艺技术的能力。
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然而，实现基于Chiplet的系统面临着传统电子设计自动化(EDA)工具无法处理的独特挑战。传统EDA工具是为单芯片实现而设计的，缺乏异构集成所需的功能。从2D集成电路到3D和2.5D架构的转变，需要对EDA工具链进行全面重构。
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让我们首先了解从传统2D集成电路到现代3D基于Chiplet的系统的演变，然后探讨EDA工具如何适应新的设计挑战[1]。

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" e2 G" W4 l5 s% S" ]- T从2DIC到3DIC：封装技术的演变
8 J+ y$ f1 Z( Q) E4 g+ h  U传统2D集成电路由单个硅芯片翻转安装在封装基板上，然后连接到印刷电路板(PCB)。在这种配置中，芯片和封装之间的接口主要通过芯片级的翻转芯片和重分布层(RDL)布线解决方案处理。这种方法有几个限制：
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+ W% p/ Q, b" c  \/ }3 n图1：显示传统2D翻转芯片设计的横截面，包括封装基板和PCB层。

在典型的2D翻转芯片设计中，IC设计与封装设计基本分离。硅和封装之间的接口通过翻转芯片连接和RDL布线解决方案处理，这些通常在模块级别不可见。硅到封装和PCB之间缺乏模型和标准，在这些设计领域之间形成了断连。
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3DIC方法代表了这一范式的根本转变。在3D集成电路中，多个Chiplet堆叠或并排放置在中介层或其他互连结构上。这允许通过更短的互连实现更高的集成密度和增强的性能。

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9 Z6 C5 s2 L% H* G8 V图2：展示3DIC结构，包含Chiplet、桥接和基础芯片中介层，与传统封装/PCB对比。

3DIC方法代表了许多人所称的"SysMoore"扩展 - 一种在传统摩尔定律晶体管扩展变得更具挑战性的情况下，继续提高系统级集成密度的方法。与主要以Assembly为中心、采用手动方法的经典封装不同，3DIC代表了作为整体逻辑系统一部分的高密度设计。这种方法可以混合硅和有机材料，促使需要统一的设计、实现和分析解决方案，并具有强大的自动化功能。

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( {- a1 D" |/ K$ WChiplet EDA工具的挑战
2010年代早期，基于Chiplet的设计工具环境分散且不足。设计团队面临许多挑战：

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) Q4 U% i) t0 \  }: t8 }' n. H4 u图3：各种分散EDA工具的可视化表示，包括定制布局、数字实现、光电子技术、封装实现、热分析和各种其他专业工具。

这些分散、互不连接的单芯片工具代表不同学科，使用不同术语。虽然需要协同优化以达成可行设计，但这种分散方法使其难以实现。工具之间缺乏集成，使得难以对整个系统进行全面分析和设计优化。
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现代多芯片EDA平台
为应对这些挑战，行业开发了现代多芯片EDA平台，为基于Chiplet的系统提供统一设计环境。这些平台提供：
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, X0 n5 I) E/ i% U0 [图4：显示现代多芯片EDA平台，在单一3D数据模型中集成了实现分析、签核多物理场和签核分析模块。

现代方法提供统一的全栈表示，从仅有的协同优化转向真正的优化。该平台将多物理场分析(EMIR、热、应力)与设计实现集成，在单一环境中实现系统最优性和Chiplet连接优化。
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异构设计实现
现代Chiplet EDA平台的一个关键方面是处理异构集成的能力。这意味着在单一设计环境中支持不同工艺技术、不同芯片类型和不同封装技术。

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图5：层次视图和物理芯片堆叠视图，显示多个Chiplet如何在异构设计中组织和可视化。

; r  t! [; R# Z( ~9 \/ P. }现代Chiplet EDA工具为异构集成和设计提供单一环境。这些工具提供统一的表示能力，处理光学和热收缩、方向和对齐。这些工具支持层次处理，允许"3DIC的3DIC" - 复杂的层次结构，其中Chiplet组可以作为功能单元处理。叶组件可以是各种元素，如Chiplet、中介层、封装、光学组件、PCB或基板，每个都有明确定义的、均匀的工艺技术。

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) E/ {3 V1 s/ ]# u/ Q: o多芯片系统设计优化
现代Chiplet EDA平台的一个关键优势是能够在多个芯片上执行系统级优化。这非常重要，因为基于Chiplet的系统性能不仅取决于单个Chiplet，还取决于它们如何交互。
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图6：多芯片系统的热分析可视化和各种设计自由度的插图。
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0 u$ n" T& M6 P6 B4 R* d系统优化提供了许多可能性，具有众多自由度，包括设计更改、平面图调整、材料选择、热组件修改、技术定义和IP设计选择。优化的主要目标包括热管理、电磁干扰和可靠性(EMIR)以及物理占用空间最小化。设计空间广阔，需要复杂工具有效导航。
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架构和热影响
热管理是Chiplet设计最关键的方面之一，因为高温会显著影响性能和可靠性。现代EDA工具允许设计师探索不同的平面图选项并分析其热影响。
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图7：显示中介层芯片面积、最大芯片温度和不同平面图选项之间关系的图表。

7 S4 ^- {" C: U! t3 ]1 f图表显示各种平面图选项（标记为F-plan A，F-plan B等）及其热特性。每种平面图布置对热分布有不同影响，一些配置能够在"可接受热区域"内运行，这里温度保持在安全限制内。
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  _! M" }  b. m7 U; |% y图8：额外的热分析图表，显示有无热缓解措施的情况。

( A9 c1 V$ F$ E! o9 j7 ^8 C/ ?利用热缓解技术，如散热器、热绝缘材料、模塑化合物和各种冷却方法，设计的热曲线可以显著改善。图表显示这些缓解措施如何使先前不可接受的设计变得可以在可接受的热运行区域内工作。
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: X1 P7 ^9 s3 O" Q, s2 h6 N' R1 _多芯片系统的扩展
Chiplet方法在系统级实现了前所未见的晶体管扩展，使行业能够在传统摩尔定律扩展放缓的情况下继续进步。

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图9：表格显示2020年至2024年各种芯片设计的晶体管数量。

表格表明设计正在推动封装技术的极限，一些最新芯片，如Cerebras CS-3 (WSE-3)在2024年达到惊人的4万亿晶体管。这种"SysMoore"扩展方法显然行之有效，使系统能力继续提升。

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图10：更新的表格，幽默地比较晶体管数量与银河系中的恒星数量。
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表格幽默地包含了银河系的条目，晶体管数量为"3000-4000亿至无穷大"，突显了半导体扩展的进步程度。
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6 B( B1 @4 p% d( K0 r键合/凸点间距扩展和互连挑战
随着基于Chiplet的设计发展，Chiplet之间互连的密度显著增加。这为设计和实现带来了重大挑战。

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8 V- d# v8 E" `: V( f图11：显示键合密度随时间呈指数增长的图表，以及比较不同凸点间距及其相对密度的表格。

Chiplet之间的互连密度以指数速率增长（每代约1.32?），而"人手指数量"保持恒定为O(1) - 一种幽默的方式指出，随着复杂性增加，手动设计变得不可能。表格显示凸点间距如何从BGA封装的300μm减少到先进混合键合技术中可能低至0.1μm，密度增加高达900万倍。

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+ `4 ?% a, A/ j0 D- ^2 k5 i芯片间互连设计挑战
( W) L" ]' L, D1 t, u. [芯片间互连设计的传统方法在很大程度上是手动和耗时的：

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9 e& C0 E% e  I0 m图12：显示信号完整性横截面分析、中介层布局和信号完整性分析迭代过程，最终得到最终结果的图表。
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传统的"基于规格"方法通常需要约6个月完成完整通道实现，仅布线就需要3-4周完成单一实现。实际项目通常会经历多次重大设计变更，进一步延长时间线。该过程包括从模拟网络模式开发基于信号完整性的物理规格，然后基于这些规格和来自pcb设计的经验法则进行中介层布局。这个繁琐过程越来越难以达到规格一致，并倾向于产生次优结果。

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% w& _; w3 m+ [2 V& P7 n8 O4 uChiplet互连的布线自动化
0 c/ c* h; }: p5 W8 a: ~1 CChiplet互连复杂性的增加需要布线自动化。高速Chiplet布线与一般EDA布线在几个方面显著不同：

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图13：描述高速Chiplet布线的特殊要求和约束的文本。

高速Chiplet布线具有独特特性，包括接近100%的占用率、无抖动（以维持最小线长和位间偏斜）、由于Chiplet偏移导致的芯片间连接强制转弯、源、中介层和目标之间的技术异构性，以及100%屏蔽和电源/地间插的要求。这些特性对算法解决方案有影响，包括有限使用拆除重布线技术、异构约束需求以及将整个通道作为单一实体布线的策略。

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HBMx和UCIe通道布线实现
现代EDA工具已成功自动化复杂的高带宽内存(HBM)和通用Chiplet互连快速(UCIe)通道布线，效果显著：

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图14：HBMx通道布线可视化和手动与自动化方法之间的性能比较表。

对于HBM3设计，自动布线实现了比手动设计6%更好的眼图宽度、2%更好的插入损耗和15%更好的通道内偏斜。虽然串扰略差4%，但仍保持在不影响性能的可接受水平。考虑到HBM3/3e的通道宽度从1024位增加到HBM4的2048位，这些改进显著。

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图15：UCIe通道布线可视化和性能比较表。
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; ~1 h5 R" P% i. O对于UCIe实现，自动布线在测试芯片中实现了17%更好的信号性能，改善了插入损耗和远端串扰参数。以前需要数月完成的UCIe SLM测试载体流片现在可以在约2周内实现，自动化解决方案在所有关键参数上都达到或超过规格。

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从自动化到人工智能驱动的优化
Chiplet EDA工具的发展从基本自动化进展到复杂的人工智能驱动优化：

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: n0 v( r9 E" F3 u8 D$ v1 P0 H图16：使用强化学习进行设计空间优化的方法示意图。
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5 j+ C2 B5 g6 N  _$ p现代方法使用强化学习基于全面成本函数优化布线，包括SIPI分析、DRC、线长、屏蔽比率等因素。这种"分析驱动互连优化"代表相对传统"基于规格布局"方法的显著进步。通过探索间距、宽度、间隔、信号和屏蔽参数的变化，同时保持平面图、堆叠和电气/物理约束等不变量，人工智能驱动优化可以找到手动发现不可行的解决方案。
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图17：通过人工智能优化实现的改进结果表和帕累托设计探索图。

  I+ |8 m# C' b8 A人工智能驱动优化的结果显示多种设计类型的显著改进，传输损耗改善范围从1.1%到17%。帕累托设计探索图表显示优化如何在传输效率和串扰最小化等相互竞争目标之间找到最佳平衡点。

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总结和未来发展方向
# N( A, A5 w( T' \' Z5 d3 lChiplet EDA工具的发展代表了复杂半导体系统设计和优化方式的根本转变：

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1 }0 \2 t) ^" f2 R图18：关于异构集成、自动化和行业合作的要点总结。
1 ]& h: q2 s, Q' r6 B+ e
2 K  Y8 s+ V' k3 K/ j6 u异构集成不仅适用于工艺技术，也适用于EDA工具本身。了解每年什么在扩展、什么没有扩展非常重要，同样重要的是在同一环境中集成设计和分析，以实现有效的设计、自动化和优化。Chiplet设计的规模和复杂性增加要求转向自动化 - 这不是是否的问题，而是何时的问题。这一转变不仅涉及技术变革，也涉及文化和组织变革。
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& N3 K1 i+ o2 }* P; u* {/ ^# EEDA行业正在与半导体生态系统紧密合作，快速发展，遵循从统一到自动化再到优化的进程。人工智能在此演变中发挥关键作用，因为传统组合优化方法难以应对设计空间的复杂性。开发有效的Chiplet EDA工具需要整个生态系统的合作 - EDA供应商、晶圆厂、OSAT（外包半导体Assembly和测试）提供商和设计公司都发挥着关键作用，因为单个实体无法单独解决这些挑战。

参考文献
[1] H. Sheng, "Chiplet EDA Tools, Chiplet Based System-Technology Co-Optimization," in Proc. IEEE International Solid-State Circuits Conf. (ISSCC), Forum 1.6, 2025, pp. 1-25.
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& Y8 w2 ?" g, ]$ x5 d关于我们：
" ~7 x; C( B  M深圳逍遥科技有限公司（Latitude Design Automation Inc.）是一家专注于半导体芯片设计自动化（EDA）的高科技软件公司。我们自主开发特色工艺芯片设计和仿真软件，提供成熟的设计解决方案如PIC Studio、MEMS Studio和Meta Studio，分别针对光电芯片、微机电系统、超透镜的设计与仿真。我们提供特色工艺的半导体芯片集成电路版图、IP和PDK工程服务，广泛服务于光通讯、光计算、光量子通信和微纳光子器件领域的头部客户。逍遥科技与国内外晶圆代工厂及硅光/MEMS中试线合作，推动特色工艺半导体产业链发展，致力于为客户提供前沿技术与服务。
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