ISSCC2025 | 低延迟200Gb/s PAM-4异构收发器用于重定时可插拔光学模块

逍遥设计自动化

引言
随着人工智能(AI)的快速发展，现代数据中心对光互连组件的需求不断增长。目前，业界正在将SerDes（串行器/解串器）技术推向200Gb/s每通道，以满足这些日益增长的需求。本文探讨了一种创新的异构收发器架构，该架构解决了高速光通信中的关键挑战[1]。

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3 n5 f$ u, h3 k- \1 v0 r- p. e- a可插拔光学解决方案简介
8 A2 P  ~% }+ G2 ^AI技术的快速发展为数据中心的数据传输速度创造了极高需求。当前的光互连解决方案在扩展到200Gb/s每通道时面临重大挑战。目前主要有两种方法：

线性驱动可插拔光学模块(LPO)由于其优越的能源效率，在100G/通道传输中获得了广泛应用。然而，当尝试扩展到200G/通道时，LPO面临可靠性问题，因为极短距离(VSR)电通道的插入损耗(IL)会显着增加——当数据速率翻倍时，大约增加14dB。

. M# B: T* w. H, e) u; F; ]2 \另一方面，包含数字信号处理器(DSP)的重定时解决方案能够处理更高的插入损耗(约30dB)，但会引入显着的延迟。这种延迟与对时间敏感的应用（如AI推理）不兼容，在这些应用中，毫秒级的延迟可能产生关键影响。
# ^& z; @, P9 ?# Y7 c. K
) g/ O, s+ d- Y  G: t7 \( P) C2 I本文探讨的异构架构提出了一种创新方法，使光侧能实现200G传输，同时避免电通道插入损耗加剧的问题。这种解决方案通过非ADC架构实现更低的延迟，同时保持与重定时解决方案相当的能源效率。

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异构收发器架构
异构收发器代表了一种新颖的方法，结合了两种不同的半导体技术以优化性能：0.13μm SiGe BiCMOS和28nm CMOS。这种混合设计允许在最有益的地方应用每种技术的优势。

% }  F! b# j; ~) O* [6 G( c/ R论文中的图36.5.1显示了三种不同的光互连方法：
(a) LPO解决方案，适用于100G但在200G时表现不佳
(b) 带DSP的重定时解决方案，增加了延迟
4 B2 S$ j% j& A/ V" i$ W(c) 提出的异构解决方案，结合了两者的优点

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图1：(a) LPO解决方案；(b) 重定时解决方案；(c) 提出的解决方案

该架构包括200Gb/s发射器(TX)和200Gb/s接收器(RX)，每个都采用两种半导体技术。
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图2：200Gb/s收发器的发射器和接收器部分的框图。左侧显示了发射器架构，右侧显示了接收器设计。

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- H9 S9 f. B' @9 c% Q# Q发射器设计与实现
. M1 ^4 e! Y( G- Q  p1 _' f200G发射器由130nm SiGe BiCMOS制造的200Gb/s模拟多路复用器(AMUX)和28nm CMOS实现的两个100Gb/s PAM-4发射器组成。这种异构方法充分利用了每种技术的优势。
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8 N. \2 F) W8 R4 V, ?8 t8 F, o在100G TX中，设计包含：
; h$ T9 H- k* k) y5 b# D  w4 VPRBS-Gen用于测试模式生成
/ D0 p' E, X  y. E/ b5 Q8:4多路复用器和重定时线路
10段前馈均衡器(FFE)
精细调整的低功耗准电压模式(QVM)驱动器

一项关键创新是采用3抽头分数间隔FFE方案，用于锐化眼图，同时为200G应用提供50GHz带宽补偿。从TX传来的两路100Gb/s数据（延迟0.5UI，即10ps）通过传输线和CTLE，然后由带有2抽头FFE的MUX核心聚合为200Gb/s。

! |2 c  m! ^6 l7 T设计在CMOS TX的时钟路径中集成了4级可变延迟缓冲器，使100Gb/s数据的相位可变化，覆盖超过0.5UI延迟(12ps)，通过每级3位可变电容阵列实现亚皮秒分辨率。
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图3：200Gb/s发射器中采用的设计技术。该图说明了各种方面，包括QVM驱动器设计、RZ数据生成和输出缓冲器实现。

2 Q3 B/ ]% X4 K) OCMOS QVM驱动器相比传统方法提供多项优势：
3 o; s1 e8 z& f7 B; F比CML设计减少30%功耗
高电压效率
超精细线性度调整，分辨率优于0.5%
RLM（相对电平不匹配）调整范围从84%到100%
5 E' h/ s) p, z6 f/ i
2 I; E8 Y# e  J+ H. y* i这种精细的线性度控制对补偿调制器驱动器和光调制器在实际应用中引入的非线性至为重要。
6 E6 t$ u1 O# ?9 L( t, O- C
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; M+ g( {0 }6 l( [) w; [+ \# ^* Q8 H模拟多路复用器设计
基于归零(RZ)数据生成和求和的新型AMUX架构构成了发射器设计的核心。当RZ单元中CKP/CKN为高/低时，VOP/VON跟踪输入数据信号VIP/VIN；当CKP/CKN为低/高时，VOP/VON返回共模电压，产生零差分电压。

: a$ `% c1 I$ _- G采用并联电感峰化技术加速RZ稳定，并将零宽度从2.83ps扩展到4.96ps，增幅达75%。通过这种方法，主抽头RZ数据D1M和D2M分别通过采样时钟的相反相位从RZ1和RZ3提取。类似地，通过在RZ2和RZ4中反转采样时钟的极性，获得具有1-UI延迟的post1抽头RZ信号D1P和D2P。

" P: n- R) q6 X9 ~( f具有0到11.2ps（>1UI）可调节延迟的相移器通过将时钟边沿与数据边沿对齐实现FFE抽头生成。两个Gm单元从四路RZ数据产生全速率主抽头和post1抽头数据，抽头系数由Vbp和Vbn之间的电压差确定，而20Ω负载电阻作为电流求和器。

3 B! |5 n. n! r5 p% G+ E: c与先前设计相比，具有2抽头FFE的AMUX减少时钟功率需求约12%，同时减轻时钟驱动负载，与替代方法相比，时钟功率减少约35%。

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' R( h2 Z' |5 T; S3 B1 ^' b6 Y0 L图4：跟踪保持放大器(THA)的原理图和时序图。该图显示了模拟解复用线路的详细操作及其交叉馈通消除技术。
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接收器架构
异构200G接收器由130nm SiGe BiCMOS制造的200Gb/s模拟解复用器(ADEMUX)和28nm CMOS实现的两个100Gb/s PAM-4 RX组成。ADEMUX将200Gb/s PAM-4输入数据下转换为两路100Gb/s PAM-4数据。
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1 c  B7 u! j: r- s/ RADEMUX的核心线路采用两个跟踪保持放大器(THA)。当CKP为高时，THA1在跟踪阶段运行，Q5/Q10开启，Q6/Q9关闭。当CKP转为低时，VFP1/VFN1被拉低，保持电容CH在保持阶段保持VOP1/VON1的电压。

6 A9 n3 \% u- a7 D8 Q% ^6 @! J此设计的一个重大挑战是馈通路径，在VOP1/VON1引入不需要的数据。例如，在THA1中，D11影响VFP1/VFN1处D10的保持阶段电压，从而影响解复用输出数据。为解决这个问题，引入了馈通消除路径，通过从THA2的输出向VFP1/VFN1提供负极性的D11来抑制馈通噪声。

+ R# @- c. ~+ l# V+ f这种交叉馈通消除(CFC)技术显着提高了性能，如测量结果所示，眼图高度提高了2.68倍，眼图宽度提高了39.6%。
. L" F% T* }9 E4 K  o- T( G
ADEMUX接收50GHz外部采样时钟，也可通过片上注入锁定四分频器从12.5GHz恢复时钟生成，由2选1时钟多路复用器选择。如需要，系统可配备50GHz片上低抖动清洁锁相环。可调节延迟超过1UI的相移器确保THA中数据和采样时钟正确对齐。

THA前后的输入和输出CTLE提供约6dB的中等通道损耗补偿。100Gb/s PAM-4解复用数据由1/4速率混合信号RX恢复，具有2ns低延迟和1.08pJ/b的最小功率效率。

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性能结果和测量

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8 G; U  O% U6 @9 u1 u7 Z( [图5：200Gb/s收发器的全面测量结果。该图显示了眼图、恢复时钟抖动测量和BER曲线，展示了系统的性能。
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1 G* j1 W" h  r' F: [200G收发器总功耗为1350mW（TX：664mW，RX：686mW），28nm CMOS供电0.9V，130nm SiGe BiCMOS供电3.3V。测量结果展示了令人印象深刻的性能：
独立100G CMOS TX在80Gb/s时展示RLM线性度优化从90.3%到99.6%，证明了光链路线性预失真能力
使用0.5-T间隔3抽头FFE在约4dB通道损耗后实现了RLM为99.5%的宽开口100Gb/s PAM-4眼图
; Q+ ^# `& k6 [- ]& C# W通过启用2抽头FFE成功打开200Gb/s PAM-4眼图，在约6dB插入损耗后输出摆幅为340mVppd
恢复时钟测量显示出色的抖动性能，随机抖动为328fs，总抖动为5.7ps
8 ]2 G# X- M; Q* x5 b! G7 d8 j使用PRBS-7模式的200Gb/s PAM-4输入BER测量显示BER=10^-12时水平开口为0.2UI
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图6：200Gb/s收发器的芯片照片。图像展示了发射器和接收器芯片的物理实现，突出了SiGe BiCMOS和CMOS技术的异构集成。

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功率效率和延迟优势
+ c+ c, i& @1 m/ \/ h# S) y异构设计的一个特别吸引人的方面是功率效率。提出的解决方案实现了10.75pJ/b的能量效率，优于消耗12.69-13pJ/b的同类重定时解决方案。这代表了约15-17%的能源效率提升。

) k: \; K+ E/ a% C9 W8 z2 X更重要的是延迟优势。传统重定时解决方案引入65-70ns的延迟，而异构方法将其减少到10ns以下——对于延迟敏感的应用如AI推理而言，这是至为关键的改进。
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结论
% N; l3 N+ Q- R' r6 U2 k本文介绍的异构200Gb/s PAM-4收发器展示了一种平衡带宽、功率效率和延迟竞争需求的高速光互连新方法。通过结合0.13μm SiGe BiCMOS和28nm CMOS技术，该设计利用每种技术的优势克服了传统方法中遇到的限制。

这种创新架构实现了200G传输，避免了基于DSP解决方案的严重延迟损失或线性驱动可插拔光学在如此高数据速率下面临的可靠性挑战。通过全面测量验证了收发器的性能，展示了优异的眼图开口、抖动性能和误码率。
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随着AI和其他数据密集型应用的持续增长，这种异构方法在满足下一代数据中心的严格要求方面可能变得越来越重要。这项工作代表了实现实用200Gb/s光互连的重要一步，能够支持未来计算基础设施的带宽需求，同时保持时间关键应用所需的低延迟。
4 M) E: {, I& ?+ a# S; j
7 C; w9 Y2 L% K7 x. D( m: L9 B参考文献
4 u! w; |5 z' y% ^[1] R. Tang, K. Wang, S. Xiang, Y. Su, C. Cao, Y. He, and X. Gui, "A Low-Latency 200Gb/s PAM-4 Heterogeneous Transceiver in 0.13μm SiGe BiCMOS and 28nm CMOS for Retimed Pluggable Optics," in 2025 IEEE International Solid-State Circuits Conference (ISSCC), Feb. 2025, pp. 594-595.
END

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