ISSCC2025 | 0.9pJ/b 108Gb/s PAM-4 VCSEL直驱光学引擎

逍遥设计自动化

引言
; {/ h- W6 K' q* T, K在当今数据密集型世界中，高吞吐量应用对数据传输能力提出了越来越高的要求。传统电气互连由于复杂、功耗高的均衡和数字信号处理(DSP)要求而难以扩展。虽然可插拔光学模块延长了传输距离，但由于集成了重定时器或DSP组件（用于在信号发送到光学引擎前进行清理），这些模块引入了可扩展性和功率挑战。光电共封装(CPO)通过将计算系统直接连接到光学引擎，消除了重定时器的需求，提高了效率，因此提供了一种有希望的解决方案。

; Q  O2 H( K2 w" L! n本文探讨了一种面向CPO应用的尖端PAM-4 VCSEL直驱光学引擎。该设计将VCSEL驱动器(VCDRV)和跨阻抗放大器前端(TIAFE)集成电路与VCSEL和光电二极管(PD)组件集成在一起，使用创新的直接光学布线(DOW)技术进行光纤终端连接。该设计实现了108Gb/s PAM-4信号传输，能效达到令人印象深刻的0.9pJ/b[1]。
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5 N0 l% A# g4 H8 D) W1 v系统架构与集成
VCSEL基直驱光学引擎采用创新的集成方法来实现其卓越性能。如图36.4.1所示，该引擎将翻转芯片封装的VCDRV和TIAFE集成电路与组装的VCSEL、PD和基于DOW的光纤终端集成在定制PCB上。与传统方法相比，这种集成策略提供了显着优势，特别是在形状因素和信号完整性方面。
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图1：基于VCSEL的直驱光学收发器系统使用DOW的集成(上图)；简化系统框图(下图)。

VCDRV和TIAFE集成电路分别通过仅600μm的短封装走线驱动和接收VCSEL和PD的阳极端子。这最小化了电气路径上的信号退化。VCSEL和PD的阴极分别连接到负电源和正电源电压。VCSEL/PD与光纤阵列单元(FAU)之间的光耦合通过使用聚合物波导的DOW完成，与传统机械光学接口相比，高度降低了3倍以上，占用面积减少了6倍以上。

系统架构由两个主要部分组成：发射器(VCDRV + VCSEL)和接收器(PD + TIAFE)。VCDRV通过VCSEL将电信号转换为光信号，而TIAFE通过PD将输入光信号转换回电域。这种双向能力实现了完整的高速光通信。

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创新线路技术
高线性紧凑型复零点CTLE，VCDRV包含几个关键组件：用于终端和DC电平转换的线性无源输入级，用于均衡VCSEL电光频率响应的连续时间线性均衡器(CTLE)，以及基于Cherry Hooper(CH)的输出级，用于高效调制VCSEL的输入电流。
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5 c  G6 h% l' }+ C' a# p该设计的一项重大创新是开发了高线性紧凑型复零点CTLE(CZ-CTLE)架构。虽然传统CTLE难以处理VCSEL的欠阻尼复极点响应，但复零点CTLE可以使用复零点有效均衡这些响应，补偿带内峰值和二阶滚降。然而，之前的CZ-CTLE设计由于仅使用NMOS驱动级而导致线性度差，限制了在PAM-4信号传输中的实用性。

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图2：高线性紧凑型CZ-CTLE用于均衡VCSEL响应：概念和仿真(上图)；VCDRV电路架构和简化VCSEL模型(下图)。

2 e# M2 z: D1 `/ ?新的CZ-CTLE架构有三项关键进步：

一个互补驱动的跨导(Gm)级，NMOS和PMOS侧使用独立的RL||C退化网络。这将CTLE驱动级的总谐波失真(THD)和功耗分别改善了5倍以上和2倍。

使用分流反馈CMOS TIA作为CTLE负载，提高整体CZ-CTLE增益、带宽和负载线性度。

创新的电感耦合方法。互补驱动的CZ-CTLE需要两倍数量的电感，每个电感值是原来的两倍，这通常会使电感面积效率降低4倍以上。通过在电感之间引入耦合，该设计创建了一个等效电路，提供(1+k)倍更高的等效电感，显着减少电感面积。对于耦合系数k=0.7，这种方法将面积效率提高了3.4倍以上。
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% f: R8 Q3 V2 \( o% MCZ-CTLE级的电阻和电容值以及CTLE和驱动级中的反馈电阻可调，使系统能够均衡各种VCSEL响应。CTLE和驱动级中的额外并联和串联峰值技术进一步提高了整体光驱动器带宽。

高线性差分TIAFE，在接收端，光数据通过光电二极管转换为电光电流，然后由TIAFE放大和均衡。该设计包含几个创新特性，用于处理高速光接收的挑战。
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& T: Z4 f/ c3 `6 l: l9 U8 ^图3：跨阻抗放大器前端：设计权衡仿真、架构和提出的主动复零点均衡器。

TIAFE在焊盘和ESD二极管之间包含一个电感LS以扩展带宽，以及一个阻尼电阻RS，用于补偿封装寄生元件引起的带内群延迟变化。核心架构包括一个具有可调反馈电阻(RFB)的分流反馈TIA和一个电流源，用于汲取PD的DC偏移电流。
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光接收器的一个重大挑战是管理光噪声，包括VCSEL的相对强度噪声(RIN)和PD散粒噪声。该设计使用3dB的低链路耦合损耗来最大化RX信噪比，但这在RX输入端产生了大电流摆幅(>0.5mApp)，需要高线性线路来实现PAM-4信号传输。

* s; Y; {: ?2 L7 N* A; v" a为了通过最小化偶次谐波失真来增强线性度，TIA输出的单端到差分信号转换必须在低摆幅下进行。这决定了在分流反馈TIA中选择小的RFB。将RFB从150Ω变为430Ω会使总谐波失真增加30倍，带宽减少3倍，但会使线路的输入噪声降低2倍。
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$ E9 k! l, Y7 G% h+ B由于在低光耦合损耗的基于VCSEL的光链路中，总输入参考噪声主要由光噪声而非线路热噪声主导，因此选择较小的RFB(150Ω)以优先考虑线性度和带宽而非线路噪声。

2 D9 a" Z( j! R9 |( k, P; q$ `具有小RFB的分流反馈TIA的小信号响应有一个欠阻尼复极点对。虽然传统的实零点CTLE可以扩展TIA带宽，但会导致带内峰值和大的群延迟变化。相反，该设计实现了一个主动复零点CTLE，用于补偿TIA的复极点对响应，在扩展带宽的同时最小化带内群延迟变化。

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  s) Z( S6 y+ S* q0 K( e+ C- Q$ ]性能测量
发射器性能，VCDRV光输出通过5m光纤使用光数字通信分析仪(DCA)测量，包括DOW在内的光耦合损耗为1.5dB。850nm VCSEL偏置在9.5mA(-1.75V阴极偏置，26.5GHz带宽)。
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图4：测量的128Gb/s PAM-4光眼图，在2.4e-4的误码率(BER)下，最差情况下的眼宽(EW)和每眼眼高(EH)分别为0.24UI和0.27mW。这个数据速率下的能效为0.31pJ/b(VCDRV为0.12pJ/b + VCSEL为0.19pJ/b)。在64Gb/s非归零码(NRZ)和128Gb/s PAM-4下都达到了2.5mW的高外部光调制幅度(OMA)，证明了高线性CZ-CTLE的有效性。

全链路性能，为了表征整个直驱光学引擎，VCSEL输出通过10m光纤连接到PD，DOW到PD接口处有额外1.5dB的耦合损耗。全率差分TIAFE电气输出通过封装上探测进行DCA测量。

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图5：直驱全链路眼图测量，56Gb/s NRZ和100、104、108Gb/s PAM-4；TIA前端2.4e-4 PAM-4 OMAinner灵敏度与数据速率关系。

直驱光链路成功以108Gb/s PAM-4运行，能效为0.9pJ/b(TIAFE为0.53pJ/b，VCDRV为0.14pJ/b，VCSEL为0.23pJ/b)，实现了2.4e-4的前向纠错(FEC)前误码率。在108Gb/s PAM-4下达到了-6.2dBm的OMAinner灵敏度，在90Gb/s时提高到-9.3dBm。收发器在没有TX/RX前馈均衡(FFE)的56Gb/s NRZ下也表现良好，在1e-12误码率下实现-5.6dBm灵敏度。

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: v9 z8 R) c7 f- K. X性能比较和结论
% p) `  c: Z$ i: q7 H这款光学引擎的性能相比之前的设计代表了显着进步。图36.4.6提供了与VCSEL驱动器和完整VCSEL基直驱链路先前技术的详细比较。
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/ i0 k: Z# r' Q8 Y# Y  }- I) l图6：与先进VCSEL驱动器的比较(上图)；与先进基于VCSEL的直驱链路的比较(下图)。
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  }) M3 x' f4 W: M1 S1 lVCDRV达到了比之前最快的运行在80Gb/s NRZ的VCDRV高1.5倍的数据速率，且能效提高了1.6倍。与之前的PAM-4 VCDRV相比，本设计实现了2倍的数据速率，3倍的能效，2.8倍的OMA，且PAM-4眼图失真显着降低。与可插拔VCDRV模块相比，本设计在PAM-4速率提高1.1倍的同时，实现了4.4倍的OMA和超过10倍的能效。
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就完整的VCSEL基直驱光收发器而言，这是报道中最快的设计，数据速率比先前实现快1.7倍，据作者所知，0.9pJ/b是报道中最佳的能效。

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图7：VCSEL驱动器IC和TIA前端IC的裸片显微照片。

- u8 ~. Z* m7 h% P. O这些集成电路在22nm FinFET CMOS工艺中制造，核心面积均为0.19mm2。图36.4.7中的裸片显微照片显示了VCDRV和TIAFE集成电路的紧凑布局，尺寸均为750μm × 250μm。

本研究表明，创新的线路技术，如用于VCSEL均衡的高线性紧凑型CZ-CTLE、用于处理大输入光调制幅度的高线性差分TIAFE、以及用于复极点对均衡的主动复零点CTLE，可以实现下一代高速、高能效的光互连。实现的108Gb/s PAM-4在0.9pJ/b性能代表了光电共封装应用的重大进步，满足了高吞吐量计算和数据中心应用日益增长的需求。

! f# E- c7 D( U3 K+ T9 ^参考文献
5 ^: I+ \+ g: c[1] S. Krishnamurthy, S. Mondal, J. Qiu, T. Acikalin, S. Bose, S. Yamada, J. Jaussi, and M. Mansuri, "A 0.9pJ/b 108Gb/s PAM-4 VCSEL-Based Direct-Drive Optical Engine," in 2025 IEEE International Solid-State Circuits Conference (ISSCC), San Francisco, CA, USA, 2025, pp. 592-593.
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