ISSCC2025 | 高密度芯片间(Die-to-Die, D2D)通信技术

逍遥设计自动化

引言
人工智能和高性能计算的快速发展对半导体芯片间的数据传输提出了更高要求。在当今复杂的计算系统中，芯片间(Die-to-Die, D2D)接口已成为限制系统整体性能的关键瓶颈。本文探讨一种通过创新信号消除技术实现超高数据传输率的突破性芯片间通信方法[1]。
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芯片间接口的技术挑战
现代计算应用需要芯片间连接具有更高的边缘密度和更低的位错误率(BER)。提高边缘密度的传统方法通常遵循两条路径：增加每根线的数据传输率或减小数据通道间距。然而，这两种方法都面临着显著的技术挑战。

4 x" l5 K% i) c' w使用四电平脉冲幅度调制(PAM-4)来提高数据传输率时，信噪比(SNR)通常会下降，难以实现极低位错误率。同样，同时双向(SBD)信号传输—在同一导线上同时双向传输数据—可以使吞吐量翻倍，但会引入回波和串扰问题，降低信号质量。
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通过移除通道间的接地屏蔽来减小通道间距会带来另一组挑战，因为相邻通道间的串扰增加。虽然传统串扰消除技术可以解决远端串扰(FEXT)，但对于同时还受到近端串扰(NEXT)影响的SBD应用来说，这些技术是不够的。

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, v5 `1 W% K" P$ W% k' z1 v2 L革新性信号消除方法
6 P; J, I: h- w5 p, S' c3 `本文介绍的研究提出了一种革新性的64Gb/s/线单端SBD收发器，具有全面的回波、近端串扰(NEXT)和远端串扰(FEXT)消除能力。这种设计使无屏蔽通道能够达到惊人的10.5Tb/s/mm/层的边缘密度，同时在3mm片上通道上保持低于10^-16的位错误率。
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图1：源同步双向同时互连。双向解耦、回波和串扰消除的概念。
; o( i. y8 c4 Y/ L. g, l% M3 y
/ Z8 ?% g! w* J1 ?) }8 C5 Q+ b该系统使用源同步SBD互连，通道两侧同时传输数据，产生耦合的双向信号。针对这一挑战的巧妙解决方案是动态电压阈值(D-VTH)电路，该电路根据需要从接收信号中减去的信号来调整切片器阈值电压。
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为了理解其工作原理，考虑接收信号(LIn)是右侧出站信号(ROut)、左侧出站信号(LOut)、回波(LEcho)和NEXT(LNEXT)的叠加。D-VTH电路生成阈值(LVTH)作为LOut、LEcho和LNEXT的加权和，然后在采样过程中减去这个阈值以恢复ROut。

这种解耦和消除方法利用了切片器固有的减法特性，无需专用线性减法器。结果是更低的功耗，以及空闲模式下无静态电流—相比以往解决方案的显著改进。
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) [& m& ^% J3 s, x收发器架构和实现
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$ C: i; u3 g# w; r图2：收发器架构、5位N-over-N DAC电路细节以及展示DAC线性度和眼图性能的仿真结果。

收发器架构由三个主要部分组成：发射器(TX)、动态电压阈值电路(D-VTH)和接收器(RX)。D-VTH包括数字有限冲激响应(FIR)滤波器、多路复用器(MUX)和5位数模转换器(DAC)。
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# ^4 z% E. K6 l; p数字FIR滤波器在三条路径上操作：一条来自本地TX PRBS生成器用于双向解耦和回波消除，另外两条来自相邻干扰源用于NEXT消除。每条路径包含两个抽头，构建高通特性以匹配回波和NEXT特性，足以应对长达4.5mm的通道。

设计中的关键创新是DAC中使用的N-over-N结构，该结构以半VDD供电。这包括尺寸相同的低阈值晶体管(MU1)和标准阈值晶体管(MD1)，两者都在线性区工作。阈值差异补偿了栅源电压差异，尽管输出电压变化，仍保持匹配的过驱动电压。与传统设计相比，这确保了DAC的优越线性度。

仿真结果表明，这种方法比增加晶体管上拉尺寸的传统设计实现了至少100%更好的积分非线性(INL)性能。改善的线性度使眼高增加11%，显著提升信号质量。
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4 X! e' H9 k2 p8 t" H/ B+ S' @1 A同步时钟和复位分配

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图3：时钟和复位分配架构，时钟幅度、偏斜以及NEXT消除性能的仿真结果
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实现NEXT消除的主要挑战之一是时钟偏斜。在传统系统中，半速率时钟(CK2)和复位信号在收发器间都会出现偏斜，导致分频时钟(如CK4)也产生偏斜。这意味着D-VTH的NEXT消除输出与实际NEXT不对齐。

为解决这个问题，研究人员开发了同步时钟和复位分配系统。关键创新是用电感终止CK2传输线，电感值计算为Z?cot(2πd/λ)/(2πf)，其中Z?是传输线特性阻抗，d是传输线长度，λ和f分别是CK2波长和频率。

" T7 N$ @8 a9 N- ^- b/ d* q3 H这种电感终止在入射波和反射波之间创建了具有适当幅度和相位关系的驻波。驻波包络随距离变化，遵循2A?cos(2πx/λ)，其中x是距离。在测试芯片中，d约为λ/16，最大包络变化限制在8%。
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为了保持分频时钟(最高1/32速率)的同步，复位链以延迟控制方式释放复位信号。延迟在每条通道增加2UI(单位间隔)，并由不同级D触发器补偿。

/ N5 ]4 Z3 P. ^3 M$ S; p8 D6 C: {仿真结果表明，由于入射波和反射波的叠加，驻波分布幅度是传统行波的两倍。驻波分布CK2的眼宽减少仅为0.2ps，比传统方法至少好七倍。
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片上通道设计和性能
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% N: k/ x! F: [4 @3 B" K图4：片上通道结构和模拟频率响应。FIR抽头自适应和使用适应系数的瞬态响应仿真结果。

; l0 s; q8 X7 F6 d2 `# V' H片上通道结构由布置在M9层的无屏蔽数据通道组成，通道间距为6.1μm，总长度为3mm。电磁场分析确定了通道频率响应和等效集总模型参数。

互电容与自电容比(Cm/Cs)为0.28，互感与自感比(Lm/Ls)为0.26。这些值使FEXT在奈奎斯特频率下比插入损耗小24dB。然而，NEXT和回波损耗更为显著，仅比插入损耗分别小7.3dB和8.3dB。

使用最小均方(LMS)算法模拟数字FIR滤波器系数的适应过程显示，系数收敛到能有效消除回波和串扰的稳定值。所得眼图显示，尽管通道条件具挑战性，信号恢复效果良好。

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测量性能结果

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图5：在64Gb/s/线速率下测量的RX内部眼图、浴盆曲线、CIJ减少比例以及模拟功耗分布
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( o7 i' x5 Q6 v/ s收发器采用28nm CMOS技术制造，包括用于位错误率测量的片上PRBS检查器。在VDD=0.9V(VDDL=0.45V)下64Gb/s/线的测量内部眼图和浴盆曲线证明了消除技术的有效性。

当所有通道通电(引入NEXT)，但NEXT消除(NEXTC)和回波消除(EC)禁用时，位错误率超过10^-8。仅启用NEXTC时，眼图开口改善为10^-9 BER时的0.45UI/53mV和10^-12 BER时的0.43UI/50mV。

当NEXTC和EC都启用时，眼图开口显著增加约50%，达到10^-9 BER时的0.68UI/80mV和10^-12 BER时的0.64UI/77mV。最令人印象深刻的是，在最佳采样点测得的BER低于10^-16，所有八条通道均计入位错误。

* E, `- r3 ~1 V- V& C5 c启用EC的串扰引起的抖动(CIJ)测量显示，启用NEXTC后从0.58UI减少到0.06UI—改进89.6%。测量的功率效率为1.21pJ/b，功率分布在各电路部分间均衡分配。

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7 Z) z" k, d% S3 `1 l性能比较和芯片实现
与以往工作相比，该收发器实现了最高的每线数据率(64Gb/s)和每层边缘密度(10.5Tb/s/mm)。SBD信号与更密集的无屏蔽通道相结合，通过回波和串扰消除电路实现，在保证极低BER的同时达到了与以往设计相比的最佳性能指标。

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1 U7 T9 ]: q4 D7 [- G6 x图6：芯片显微照片和面积概要
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+ u5 ], R9 F8 F% k  V$ L& D7 D; H$ S芯片显微照片展示了主要电路模块的布局，包括FIR和PRBS生成器/检查器、发射器(TX)、接收器(RX)和动态电压阈值(D-VTH)电路。面积分布显示，总电路面积针对所达到的性能进行了良好优化。
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结论
这项突破性研究展示了解决高密度芯片间接口关键挑战的强大方法。通过实现具有全面回波和串扰消除的同时双向信号传输，该设计在不牺牲信号完整性的情况下实现了空前的边缘密度。

/ K) n, Y! _. M动态电压阈值技术用于信号解耦和消除，提供了比传统方法更节能的替代方案，而驻波时钟分配系统确保了有效串扰消除所需的精确时序对齐。
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凭借64Gb/s/线的数据率和10.5Tb/s/mm/层的极低位错误率下的边缘密度，这款收发器为下一代计算系统中的芯片间通信设定了新标准。随着人工智能和高性能计算继续推动技术发展，这样的创新将在克服当前限制系统性能的互连瓶颈方面发挥关键作用。

参考文献
[1] Z. Wang et al., "A 64Gb/s/wire 10.5Tb/s/mm/layer Single-Ended Simultaneous Bi-Directional Transceiver with Echo and Crosstalk Cancellation for a Die-to-Die Interface in 28nm CMOS," in 2025 IEEE International Solid-State Circuits Conference (ISSCC), Feb. 2025, pp. 588-589.
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