技术资讯 | CMOS 噪声容限值

耀创深圳

在描述高速运行的数字系统时，噪声容限是最重要的参数之一。通常情况下，噪声容限定义了 I/O 引脚上或接口中可接受的噪声水平。在数字电子技术领域，噪声容限是指 I/O 引脚上出现但不会导致接收逻辑状态出错的噪声水平。这个值在时域中经常调用，用于测量比特误码率。

如果您正在设计高速 PCB 并需要执行串扰检查，首先应明确评估成功的具体标准。从数字器件的 CMOS 噪声容限值入手是个不错的选择，因为这些器件很可能是采用 CMOS 工艺制造的。




逻辑系列的噪声容限值
电子产品中使用的所有逻辑系列都具有用于定义二进制逻辑状态的高阈值和低阈值。在每种状态下，信号电平都有一个可接受的电压范围，这决定了接口上的噪声容限，而噪声容限是逻辑系列的函数。对于采用 CMOS 工艺制造的较新器件，噪声容限也是电源电压的函数，并随着核心电压值的降低逐渐下降。

下表总结了不同逻辑系列的部分噪声容限值。由于高电平和低电平状态下的噪声容限值不同，通常取两者中的较小值作为器件 I/O 引脚上可接受的噪声电平。



核心电压已降至 1.8V 以下（例如 1.2V、1.0V 和 0.8V），这些器件的噪声容限也随着核心电压的降低而下降。大多数采用 CMOS 工艺制造的常见数字 ASIC 和微控制器都在 LVCMOS 核心电压水平下运行。

噪声容限的应用
在 PCB 设计中，噪声容限主要用于分析以下三个特定 SI 问题：
地弹
串扰
电源轨噪声

地弹和串扰可以在时域中分析，并与所允许的噪声容限进行比较。例如，在简单的串扰仿真中，可以将计算得出的串扰脉冲幅度与噪声容限进行比较，以快速评估串扰是否超出可接受范围。

例如，下图中的串扰仿真示例显示串扰比率（受害者峰值电压与攻击者峰值电压）为 8.46%。当攻击者的峰值信号水平为 1.8V 时，峰值串扰为 152 mV，略低于此示例接口的噪声容限。



对于地弹问题，通常使用示波器进行测量。当 I/O 引脚暴露在 PCB 上时，使用带宽足够高的示波器探头便可直接测量地弹。

上述问题中的最后一项（即电源轨噪声的 I/O 噪声）较难理解，因为电源轨噪声并不会以 1:1 的比例传输至 I/O 输出。这是由 CMOS 缓冲电路的性质所决定的，其中涉及半导体裸片上的诸多晶体管和无源元件。正因如此，业界开发了兼顾电源影响的 SI 仿真工具，以更精确地分析电源轨噪声对 SI 的影响。目前，I/O 上的噪声必须作为注入电源轨噪声的函数进行测量。这种测量方法较为复杂，无法直接适用于所有 PCB 堆叠。

低于 1.8V 的高速接口
在高速接口中，眼图通常用于评估信号完整性，因为它是在接收器件的 I/O 引脚上测量的。即使在信号电压高达 1.8V 的接口中，噪声容限也不会直接用于评估，而是包含在眼图的另一项评估指标中，即眼图模板或眼开度。眼图模板对信号电平的上升时间和噪声设定了限制，如下图所示。



高级信号完整性仿真器允许用户指定眼图模板，以便根据仿真数据计算比特误码率。这些仿真器可以直接处理 PCB 布局数据，并确定串扰、ISI 和抖动的合理准确估计值。虽然噪声容限是这些仿真的一项输入参数，但无需手动检查眼图中的每条轨迹，即可判断通道的合规性。

如需加快 CMOS 接口噪声容限的分析速度，可以使用 Cadence 的系统分析工具组合评估高速数字系统。新一代 Sigrity X 可以与 Clarity 3D Solver 配合工作，并与 allegro X PCB Designer 和 Allegro X Advanced Package Designer 工具紧密集成。这一全新特性可以帮助 PCB 和 IC 封装设计师将端到端、multi-fabric 和多电路板系统（从发射端到接收端或从电源到耗电端）相结合，确保 SI/PI 成功签核。



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原文由Cadence楷登PCB及封装资源中心整理撰写。
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