IEDM2024 | 用于3D Chiplet人工智能应用的Hybrid bonding技术

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引言
9 C; q' Z) F0 E混合键合(Hybrid bonding)技术是新型超细间距互连方法，适用于多芯片/多层堆叠的高性能Chiplet系统。这种先进的连接技术可实现约106/mm2的互连密度，满足新一代人工智能应用的要求[1]。

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图1展示了AI Chiplet架构的发展历程，包括：(a) 带有逻辑和存储器的2.5D Chiplet布局，(b) 使用混合键合的3D互连逻辑和存储器，以及(c) 传统C4焊料、铜柱和混合键合方法的比较。
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传统的焊料连接方法在间距和密度方面已达到极限。从传统C4焊料和铜柱技术向混合键合的转变代表着半导体封装技术的重大进步。此项技术使封装更薄，具有更好的电气和热特性，特别适合高性能人工智能应用。
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图2显示了I/O带宽(GB/s/mm2)与I/O间距(μm)的关系，说明混合键合与传统焊料连接相比可实现更高的带宽。
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. M5 ]( S' a7 B. V7 ]+ K系统架构与性能考虑
4 R" O  a- U+ j6 A" h  h& b9 _% g在3D Chiplet系统中实施混合键合需要仔细考虑各种架构方法。不同的堆叠配置，如正面对正面(F2F)和正面对背面(F2B)，以及逻辑芯片在存储器上方(LoM)和存储器在逻辑芯片上方(MoL)的布置，各具特点。
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图3展示了各种3D集成方案(LoM、MoL、F2F、F2B)及其与硅通孔(TSV)要求的关系，对比了40μm焊料连接和4μm混合键合方法。
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+ Z3 M* u& j+ Z& Y. o在堆叠Chiplet架构中，热管理是一个关键挑战，尤其是对于高功率3D应用。在相同间距下，混合键合每层互连的热阻比传统焊料连接降低约20倍。
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图4比较了LoM配置中焊料连接和混合键合的存储芯片结温，展示了混合键合优越的散热性能。
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先进工艺和材料考虑
9 ^6 w& r5 d6 u& A( `6 [3 i混合键合的成功依赖于精确的工艺控制和材料选择。第一个关键步骤是将介电层和铜焊盘表面抛光至分子级平整度。铜通孔通常比层间介电层(ILD)表面低几纳米，以实现良好的键合。

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4 V8 O" g1 j8 j( K. k. r图5显示了在300°C时不同焊盘尺寸的接触面积与凹陷深度的关系，说明减小凹陷深度可增加所有尺寸焊盘的接触面积。

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" p9 V9 _6 u; @. @- R图6展示了带密封层和不带密封层的氧化物ILD的红外光谱比较，显示密封ILD具有更好的防潮性能。

- s4 m: W& {. b" F. ^键合过程始于室温下硅醇基团间的氢键形成，随后通过热退火增强ILD键合和铜-铜固态扩散连接。
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' y& Y* A. Q0 X图7显示了密封ILD的键合界面，显示键合层形成了约3-5纳米的氧化物薄层。

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表面表征和质量控制
: G/ ^8 ]5 J# x% I/ i+ w. K表面表征对确保可靠的混合键合非常重要。采用原子力显微镜(AFM)和电子背散射衍射(EBSD)等先进测量技术来评估表面质量和晶粒结构。

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图8比较了不同清洁工艺处理的0.8μm直径焊盘，AFM测量显示了混合键合最佳的铜凹陷量。

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6 Z2 D' j! e9 l) z& J图9显示了0.8μm铜焊盘的EBSD晶粒分布图，显示了[220]、[200]和[111]方向占主导的晶粒取向分布。

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工艺优化和结果
7 @! A3 D& _1 J; R& }9 V+ C; \成功实施混合键合需要多个工艺参数的仔细优化。芯片-晶圆(D2W)和晶圆-晶圆(W2W)方法已实现了最小2.5μm的间距。

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图10显示了D2W混合键合的扫描电镜截面，展示了2μm间距的0.8μm通孔链的良好键合。
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6 q, a$ d) H4 p' w+ T, D图11展示了W2W混合键合的表征数据，包括光学检查、铜/介电层边界的透射电镜分析和键合界面的截面成像。
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结论
混合键合技术在半导体封装领域取得了进展，特别适用于需要高带宽I/O和3D逻辑/存储多层堆叠的人工智能应用。2μm间距D2W和2.5μm间距W2W混合键合的实现表明，这项技术能够满足未来高功率逻辑/存储堆叠的热和电气要求。
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参考文献
9 Q' q3 W+ ]: z/ G5 _; M( ][1] K. Sakuma et al., "D2W and W2W Hybrid bonding system with below 2.5 micron pitch for 3D chiplet AI applications," in 2024 IEEE International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2024.
END
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