ISSCC2025 | 支持扩展PD-TIA连接距离的112Gb/s PAM-4线性跨阻放大器

逍遥设计自动化

引言
( x  f5 T& }- i' }# O光通信技术迅速发展以满足云存储和人工智能应用不断增长的需求。这些需求促使数据传输速率更高、解决方案更高效且更具成本效益。本文探讨了一种突破性的光接收前端设计方法，特别关注一种高性能跨阻放大器(TIA)，该放大器支持扩展光电二极管至跨阻放大器(PD-TIA)的连接距离，同时保持出色的功耗效率[1]。

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光通信系统的发展
% J+ J/ Z* N2 Z7 T现代数据中心和云基础设施需要不断增加带宽，以处理当今应用带来的巨大计算和存储需求。光通信已经成为高速数据传输的首选技术，与电连接相比，提供了更高的带宽和传输距离能力。
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3 z: @0 a+ t1 n- {  \传统的光互连解决方案包含分离的组件：光电二极管(PD)、BiCMOS跨阻放大器(TIA)和CMOS交换芯片。虽然这种方案能够正常工作，但在信号完整性、功耗和成本方面存在挑战。将这些组件共同封装在同一基板上代表了显著的改进，增强了信号质量，同时降低了功耗。

2 L* r0 c( q( {/ q本文强调的创新进一步将TIA直接集成到CMOS交换芯片中。这种方法实现了组件数量、成本和功耗的更大幅度降低。然而，扩展光电二极管和跨阻放大器之间的物理距离带来了一些技术挑战，而本工作通过创新的电路设计技术解决了这些问题。

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扩展PD-TIA连接距离的挑战
维持光电二极管和跨阻放大器之间的合理距离对于实际应用非常必要。这些原因包括适应芯片热膨胀、确保光耦合灵活性、保持机械稳定性以及便于现场更换。行业经验表明，0.2英寸的PD-TIA连接距离为这些考虑因素提供了最佳平衡。
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6 D$ x" n; l  n& Q然而，扩展这一距离带来了重大技术挑战。会出现信号反射增加的问题，导致带内振幅不均匀和带宽下降。以前解决这些问题的尝试包括调整互连线的特性阻抗和引入阻尼电阻，但这些方法仅支持最大0.03英寸的PD-TIA连接距离 – 远低于所需的0.2英寸目标。

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$ i5 H% _+ y# X" U# B' f图1展示了光链路方案和系统行为模型，包含不同TIA输入阻抗配置的传输线模拟结果。

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0 x0 @8 m% K4 p创新电路设计方法
本工作提出的关键创新是具有两个重要特性的4×112Gb/s PAM-4 TIA：

主动输入终端TIA (AIT-TIA)

信号插值基于单端到差分转换器 (S2D)
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这些创新支持0.2英寸PD-TIA连接距离，同时实现了令人印象深刻的0.61pJ/b功率效率。图36.6.1中显示的系统行为模型由光电二极管、0.2英寸传输线和简化的TIA模型组成。

, S8 u( N. k2 O  q% C) eTIA输入阻抗(Zin)经过精心优化，设定为60Ω，以平衡噪声性能、跨阻平坦度和带宽。行为模拟表明，TIA输入阻抗(Zin)和传输线阻抗(ZB)之间的低频和高频阻抗不匹配都会导致频率响应中出现不希望的波纹。
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为实现平坦的系统响应，设计重塑了TIA电路的输入阻抗，确保ZB和宽带平坦Zin在感兴趣的频率范围内良好匹配。此外，非均匀特性阻抗传输线(NUTL)进一步增加了系统带宽。通过将光电二极管侧传输线的特性阻抗(ZA)增加到80Ω，系统实现了与均匀特性阻抗传输线相比显著的10GHz带宽提升。
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架构概述

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, {7 \: q$ X" j9 g; f4 Y' P# Y$ s图2显示了光接收前端方框图以及主动输入终端TIA和Q形连续时间线性均衡器的模拟结果。
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完整的4通道TIA架构包括：
* r8 G% g/ E5 F7 h# |: o5 B光电二极管
% P2 P2 i7 B4 {; b) z主动输入终端TIA (AIT-TIA)
1 a: Z  P: O6 Y, ~线性gm/gm可变增益放大器 (VGA)
1 n& U- e% U) f! I; ~Q形连续时间线性均衡器 (CTLE)
5 }1 A7 Q& O" g5 H6 S信号插值基于单端到差分转换器 (S2D)
后置放大器 (PA)
直流偏移消除 (DCOC) 环路
. f; o  A* F" n4 w5 u- C片上稳压器
50Ω输出缓冲器

5 J" ?* M0 I( ^# z  ^设计策略性地将单端到差分转换器放置在连续时间线性均衡器之后，与替代方法相比，这减少了功耗和输入噪声。电平移位器之前采用反相器拓扑以提高电流效率，而电平移位器之后使用电流模式逻辑拓扑以增强共模抑制比和电源抑制比。
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AIT-TIA采用串联和并联峰值技术来增强带宽。为在所需的0-40GHz频带内获得平坦的输入阻抗，4位二极管连接的反相器阵列连接到AIT-TIA的输出，调整输出阻抗。当平坦度控制启用时，低频输入阻抗增加而高频输入阻抗被抑制，显著减少0-40GHz范围内的阻抗变化，从36Ω降低到仅2.3Ω。
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) P; ]# h( m& k. v5 bTIA输入端的4位电阻阵列使得输入阻抗可在55-65Ω范围内调整，以克服传输线阻抗变化。此外，Q形CTLE在奈奎斯特频率以上提供高频补偿，通过4位二极管连接的反相器阵列，可调整CTLE的品质因数以实现在35GHz处0-6.2dB的均衡范围。
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基于信号插值的单端到差分转换器

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图3描述了所提出的基于信号插值的S2D与传统S2D设计的原理图和模拟结果比较。

本设计中的一个关键创新是基于信号插值的单端到差分转换器(S2D)。传统的gm/gm S2D设计提供高带宽但存在幅度和相位不匹配问题，这降低了眼图开口度，对PAM-4信号尤其有问题。
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提出的S2D由两级gm/gm放大器组成，包含主动电感和级联电平移位器。电平移位器将输入信号与延迟信号相加以生成插值信号，减少正负输出之间的不匹配。
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这种插值技术显著降低了增益和相位误差。数学分析表明，增益误差减少因子为(A2+1)/(A-1)，而相位误差从φ减小到arctan[(A2-1)tanφ/(A2+1)]。

4 `; S* G0 b: d" o+ y1 S" c6 m模拟结果证实了这些改进，在奈奎斯特频率下，相位误差减少了95%(从38.7°降至2°)，增益误差减少了96%(从0.175降至0.0076)。此外，提出的S2D实现了10.4dB增益和46GHz带宽，展示了高速光通信应用的出色性能。

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2 k* c% P4 }8 U  D/ j# m% }) s4 P. D  j实现与性能评估
4 j$ @3 X% y9 C  K2 g2 r原型TIA芯片采用28nm CMOS工艺制造。为了提高成本效率，传输线在PCB上实现，光电二极管和TIA芯片直接翻转附着在同一板上。
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图4展示了测量的光学S参数结果以及PAM-4 112Gb/s在-5.05dBm输入OMA下使用示波器8抽头FFE均衡的眼图。

测量的光学S参数证明了主动输入终端技术的有效性。当AIT启用时，0.1英寸和0.2英寸均匀传输线情况下的增益变化分别减少了6.6dB和8.2dB。使用带AIT的非均匀传输线进一步将0.1英寸情况下的光学带宽提高了2.6GHz，0.2英寸情况下提高了1.8GHz，相比均匀传输线配置。
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$ q6 I; X, W, s9 D使用PRBS15 PAM-4 112Gb/s光信号和示波器8抽头FFE均衡的眼图测量进一步验证了设计的有效性。当AIT启用时，0.1英寸均匀传输线情况下的测量眼图面积增加了125%，0.2英寸情况下增加了令人印象深刻的182%。采用具有AIT的非均匀传输线进一步提高了0.1英寸和0.2英寸情况下的眼图面积，分别提高了56%和53%。
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0 m  E6 d; a9 b1 g* Q* |图5显示了PAM-4 112Gb/s符号错误率随输入光调制幅度的变化，以及输出噪声和电气总谐波失真测量结果。

PAM-4 112Gb/s时的符号错误率(SER)与光调制幅度(OMA)的测量展示了显著的灵敏度改进。启用AIT后，0.2英寸均匀传输线的输入灵敏度从大于-3dBm改善到-6.7dBm。使用带AIT的非均匀传输线时，0.1英寸情况下的输入灵敏度进一步改善到-10.2dBm，0.2英寸情况下改善到-9dBm。
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噪声测量显示总输出噪声为3.74mVrms，对应输入噪声为17.3pA/√Hz。总谐波失真(THD)测量表明，启用AIT在实现5% THD时将输入电流摆幅提高了28%，进一步验证了设计方法的有效性。
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+ m5 o& Z$ E3 X2 i4 H  L. J5 c2 d性能比较与芯片实现

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图6提供了与现有最先进TIA设计的全面性能比较。

! b! ^. F% X" ]/ r与最先进的TIA相比，本工作在保持PAM-4 112Gb/s下0.61pJ/b优异能效的同时，实现了最长的0.2英寸PD-TIA连接距离。这对于运行速率超过100Gb/s每通道的全集成CMOS TIA+ASIC芯片的光链路技术代表了显著进步。
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图7显示了实现的TIA芯片的芯片显微照片和功率分布详情。

芯片实现核心面积为0.086mm2，总功耗为68.2mW，分布在各个功能模块中。功率分布表明TIA核心消耗总功率的19%，缓冲器(34%)、后置放大器(24%)、单端到差分转换器(13%)以及可变增益放大器加连续时间线性均衡器(10%)占据其余部分。
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结论
9 Z. I  C$ }/ |+ S本文介绍了一种在28nm CMOS技术中设计的高性能112Gb/s PAM-4线性TIA，该设计成功地将PD-TIA连接距离扩展到0.2英寸，同时保持0.61pJ/b的优异功率效率。该设计包含几种创新技术，包括主动输入终端TIA、非均匀特性阻抗传输线和基于信号插值的单端到差分转换器。
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  S0 Y" P& k8 @  W5 ~$ X1 x这些创新有效解决了扩展PD-TIA连接距离的挑战，包括阻抗匹配、带宽增强和信号完整性保持。测量结果表明，与传统方法相比，在频率响应平坦度、眼图质量和输入灵敏度方面有显著改进。

  ~- p# q7 _5 }; A  ^0 h! `2 _此技术对于数据中心和高性能计算应用的未来光链路代表了重要进展，特别是对于运行速率达到100+Gb/s每通道的全集成CMOS TIA+ASIC芯片。通过在保持高性能的同时实现更长的PD-TIA连接距离，这种方法促进了更灵活的系统设计，解决了热管理、机械稳定性和现场可维护性等实际问题。

随着数据速率继续增加，功率效率变得越来越关键，本工作提出的技术为未来高速光通信系统设计提供了有价值的见解，推动了这一快速发展领域的技术水平。
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0 [9 l* P( b! C7 Q0 R5 \参考文献
2 V7 [* a- J. _. g[1] Y. Zhang, Z. Yao, W. Zhou, X. Luo, Z. Li, D. Zhan, and Q. Pan, "A 112Gb/s 0.61pJ/b PAM-4 Linear TIA Supporting Extended PD-TIA Reach in 28nm CMOS," in 2025 IEEE International Solid-State Circuits Conference (ISSCC), Feb. 2025, pp. 596-597.
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