先进封装技术中的Chiplet集成设计生态系统

逍遥设计自动化

引言
随着高性能计算(HPC)需求持续增长，Chiplet和异构集成已成为提高良率、重用IP、提升性能和优化成本的主要解决方案。特别在人工智能应用方面，Chiplet的集成需要比传统单片系统级芯片(SoC)设计更多的连接。这些连接必须确保高密度、高效数据传输和有效的电源供应。因此，对具有更多互连和更大尺寸的先进封装需求不断增加。这些封装的布局密度可能比传统FCBGA封装高出数十倍到数百倍。在先进封装中，高密度和复杂的连接为封装设计和assembly制造验证带来了新的挑战[1]。
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从传统封装到先进封装的发展
从传统封装到先进解决方案的转变是由现代计算系统日益增加的复杂性所推动的。传统的单片SoC设计正在让位给更复杂的多Chiplet架构，这需要明显更复杂的互连方案。这些先进封装必须容纳更多的互连，同时管理更大的封装尺寸，导致布局密度可能比传统FCBGA封装高出许多倍。
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4 ~4 Y$ K: I5 Y( c6 P! _图1：此图展示了从传统FCBGA封装到包含Chiplet和HBM的先进封装的转变，显示了在保持相同封装尺寸的情况下，I/O密度增加了近四倍。

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4 ^6 [' w: z3 y- m/ F先进封装的设计挑战
Chiplet的集成带来了传统封装方法中不存在的多个重要设计挑战。虽然传统设计允许IC芯片设计和封装布局分别规划和执行，但向多Chiplet架构的转变需要更加集成的方法。由于来自不同客户的专有die-to-die互连的存在，复杂性进一步增加，这增加了额外的设计约束，使先进封装技术的采用变得更具挑战性。

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" Q/ t5 n+ A9 L& V) P图2：IDE框架图展示了封装设计的全面方法，突出显示了跨平台交互、先进自动布线功能和封装设计套件的实现。
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集成设计生态系统解决方案
ASE的集成设计生态系统(IDE)在解决现代封装设计复杂性方面实现了重大进展。这个协作设计工具集经过专门优化，可增强VIPack平台上的先进封装架构。IDE支持从单片SoC到多片分散IP模块的无缝过渡，支持XSR、SerDes、BoW、openHBI和UCIe等各种互连标准。
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图3：IDE中的完整设计过程，从初始基板设计到自动布线和最终掩模生成，显示了系统显著减少设计周期时间的能力。

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实施和效益
IDE集成到封装设计工作流程中后，在效率和准确性方面都显示出显著的改进。该系统优化FOCoS RDL中介层或2.5D硅中介层应用的设计能力带来了显著的时间节省。自动布线功能将RDL布线时间从数周缩短到更短时间，而自动掩模生成器将RDL掩模的设计前置时间从三天压缩到不到一小时。
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- ^7 ]. B( c0 @% u这些改进的影响超越了简单的时间节省。IDE的全面设计验证方法，包括DRC和LVS验证，确保了更高质量的成果，同时减少了错误的可能性。这种系统化的设计优化方法在管理现代基于Chiplet系统的增加复杂性方面具有特别的价值。

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  x$ @" X2 i4 d- J4 P$ L1 ~总结
随着行业不断推进人工智能/机器学习、云计算、汽车技术和5G通信等领域的计算性能边界，对高效可靠集成解决方案的需求日益增长。IDE支持各种互连标准，促进不同Chiplet设计之间的互操作性。通过提供覆盖整个设计和集成过程的完整解决方案，IDE正在帮助确保Chiplet技术在保持最佳系统性能的同时，可以在广泛的应用中实现。

- r8 J$ p" l* N3 S5 F3 O  Q参考来源
[1] L. Cao, "Integrated Design Ecosystem For Chiplets And Heterogeneous Integration In Advanced Packaging Technology," Semiconductor Engineering, Jan. 23, 2025. [Online]. Available: https://semiengineering.com/integrated-design-ecosystem-for-chiplets-and-heterogeneous-integration-in-advanced-packaging-technology/ [Accessed: Jan. 31, 2025]
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