基于DSP的PAM-4收发器在数据中心高速通信中的应用

逍遥设计自动化

引言
4 I; U* L& g9 S6 D1 q随着现代数据中心对数据吞吐量要求不断提高，需要能够处理超过100 Gb/s数据速率的先进收发器技术。基于DSP的PAM-4收发器在保持功率效率的同时，能够在复杂信道条件下提供优异性能。本文探讨了在先进FinFET工艺节点中实现的基于DSP的PAM-4收发器的架构和关键设计考虑因素[1]。

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发送器架构
发送器设计在实现可靠的高速数据传输中发挥着基础作用。让我们来分析现代发送器架构中的关键组件和创新。

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图1：112-Gb/s发送器架构框图，展示了TX DPLL、脉冲生成器和驱动级等各个组件的集成。

4 ]* E7 \( ?: k" S3 U  y8 p. b发送器每个通道都采用专用的分数频率数字锁相环(DPLL)，支持灵活的数据速率和通道交换功能。DPLL生成14-GHz时钟信号，输入到采用数字控制延迟线实现的IQ生成电路。产生的四相输出通过脉冲生成器转换为非重叠时钟，驱动4:1高速多路复用器(HSMUX)。

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0 [7 S2 y+ Y: e$ J0 |$ D+ G时钟偏差检测与补偿
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: \' O, |/ Z% p% N, e! L" k图2：用于时钟偏差检测的复制MUX实现，显示了精确相位对齐的时序图和控制表。

) C  t! D' I+ ^3 K# V高速发送器设计中，管理时钟相位偏差是一个关键方面。系统采用基于复制MUX的检测方案，将时序信息转换为误差电压。这种方法最大限度地减少了器件失配效应，提供了准确的时钟相位间偏差检测。
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: y5 q- t: N0 p% x; b数据相关抖动管理

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图3：TX动态非线性分析，包括DDJ建模及其对信号质量的影响，展示了DDJ与SNDR之间的关系。

数据相关抖动(DDJ)对发送器性能有显著影响。该设计在7位DAC实现中包含了复杂的DDJ效应建模。仔细分析了DDJ与信噪比失真比(SNDR)之间的关系，以优化发送器性能。

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2 t# ~( P" q2 `3 u1 @9 {  T7 J先进发送器实现

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图4：7nm TX架构的详细实现，展示了带尺寸优化的反馈均衡器和前驱动器配置。

发送器实现了创新的反馈均衡器系统，以扩展带宽并提高信号质量。设计通过多个级联逐步缩小尺寸，在保持信号完整性的同时优化功耗。

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$ S1 Q. ~; z5 l- [( c* g7 }接收器架构与挑战
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: J2 T6 r: z1 I% S; h( ]) P8 g图5：112-Gb/s接收器的完整框图，显示了从输入网络到DSP处理的信号路径。
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9 w( R/ }  M6 ]$ Y, s接收器架构包含多个复杂特性，以有效处理高速信号。T形线圈和并联峰值网络优化输入级，后接可变增益放大器(VGA)和连续时间线性均衡器(CTLE)。设计采用工作在7 GHz的8路交错采样保持系统。

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电源噪声管理
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图6：数据路径CMFB线路实现，具有自适应VADC_CM生成器，可在不同电源条件下稳定工作。
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2 `2 [! R3 Q3 a1 t8 O电源噪声在大规模集成中是一个重大挑战。该设计采用了具有复杂偏置生成的自适应共模反馈系统，以在不同工作条件下保持稳定运行。

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# l+ K( s8 I) z! t4 A数字锁相环架构
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7 d% |$ d5 L) O# @& D4 d( E9 d/ z4 d" S. ^图7：DPLL框图，显示了TDC校准、数字环路滤波器和正交生成组件的集成。

数字锁相环实现为现代收发器需求提供了灵活的时钟解决方案。该架构包括TDC校准和优化的环路滤波等先进特性，可实现优异的相位噪声性能。

) v( v; Z% T1 ~+ N* Q. z: F6 e0 W8
性能结果
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, K. ^2 a6 w+ I. @  r  @% Z# a图8：全面的性能图，显示TX/RX特性，包括眼图、频率响应和抖动容限测量。
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4 _# j- I; b/ R9 {' {/ ]测量结果证明了所实现架构的有效性。收发器实现了令人印象深刻的性能指标，包括在各种信道条件下的稳健运行和优秀的信号完整性特性。

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系统集成与缩放

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图9：7nm和5nm收发器实现的芯片照片对比，展示了集成密度的演进。
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这些设计已在7nm和5nm工艺节点上成功实现，展示了优秀的缩放特性，在减少功耗和面积的同时保持高性能。

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7 @( B0 q" Q0 d& n2 P结论
基于DSP的PAM-4收发器技术持续发展，推动高速数据通信的技术进步。数字和模拟技术的复杂集成，结合先进工艺节点，使这些系统能够满足现代数据中心不断增长的需求，同时保持功率效率和信号完整性。
+ e. e+ q$ N% G9 ?: D2 `- A: n
! E+ v- Q' }# j参考文献
" d3 L7 R' s. y[1] H. Park, M. Abdullatif, E. Chen and T. Ali, "112-Gb/s DSP-Based PAM-4 Transceivers for Large-Scale Ethernet Switching Systems," IEEE Open Journal of the Solid-State Circuits Society, vol. 4, pp. 277-289, 2024, doi: 10.1109/OJSSCS.2024.3488654.
END

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