ISSCC2025 | 高级PAM-4收发器设计用于200G/lane连接

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引言
随着AI应用对带宽需求的增加，网络连接正从100G/lane向200G/lane演进，以实现1.6Tb/s以太网。这一转变带来了许多与组件带宽和信号完整性相关的挑战，涉及电缆、连接器和封装。本文探讨了一种采用5nm FinFET技术实现的先进224Gb/s PAM-4 SerDes收发器，该收发器在解决这些挑战的同时，实现了令人印象深刻的功耗效率和损耗补偿能力。
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本文所述收发器在高速连接领域代表了重大进步，能够在212.5Gb/s速率下补偿超过46dB的损耗，同时优化模拟功耗仅为2.2pJ/b。这一性能对于满足支持AI工作负载的下一代数据中心互连和高性能计算系统的严格要求至为重要。

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, ~) K9 }/ u5 Y0 J3 ]% i$ T7 {  H收发器架构
0 C  G4 G# L& R# Y4 O0 h( v# ^2 ?SerDes收发器配置为4通道模块，每个通道能够独立运行，或者在通道之间与不同的接收器(RX)和发射器(TX)配对。这种灵活性改善了封装的分路和在高密度应用中与PCB路由的对齐。

: y1 Z" ^9 i0 i2 U该架构采用自适应、可重构设计，实现数据速率灵活性和节能模式。每个发射器包含一个相邻的PLL，可选择在两个通道之间共享一个PLL。接收器通过通道专用的多模式数字控制振荡器(DCO)独立运行时钟生成。

一个公共模块在通道间分配电压和电流参考，还包含一个温度感应模块，支持温度跟踪，减少宽温度范围内的性能变化。

RX模拟前端(AFE)具有高度可配置的宽带CTLE(连续时间线性均衡器)，可均衡各种数据速率下的广泛损耗。CTLE输出通过时间交错ADC(TI-ADC)量化，启用数字信号处理进行均衡和性能监控。

6 ~3 g7 |; O. R+ o3 ~) G发射器数据路径由FIR(有限冲击响应)滤波器、数据序列化和高速多路复用阶段组成。8位DAC将数据转换为模拟域，最后由高带宽电流模式驱动器缓冲。
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9 o4 F1 a! w( s% ]& @4 ?- m图1：224Gb/s PAM-4 SerDes收发器4通道模块的整体架构，显示了具有前馈均衡器、浮动滤波器和最大似然序列检测器的RX DSP架构。
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! ^* b; }  ?. s2 @0 b接收器设计
RX模拟子系统设计注重功率和噪声高效的前端均衡以及低孔径抖动时钟。AFE包含带T线圈的输入网络和单独的终端路径，分散寄生效应并提供宽带良好终端响应。

CTLE增益级采用谐振增益提升的GM均衡级。第一级使用带T线圈负载的RC退化，而第二级采用带TIA驱动器的非对称推挽GM，具有感应电阻反馈。这种优化的谐振峰值和宽带增益控制网络提供广泛的均衡能力，并优化ADC动态范围利用。

) @% ~$ W; V4 }' TTIA驱动器级连接到16路级别1采样网络，针对60GHz以上的跟踪带宽进行优化。第二级采样由超级跟随器缓冲器组成，每个驱动7个ADC切片。交错ADC切片的偏移和增益误差在数字域进行背景校正。
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TI-ADC架构采用112个ADC切片，可适应和扩展，在不同工艺角、数据速率和通道损耗间实现功率效率。ADC分辨率、并行度、供电和信号范围提供可编程性，最小化模拟成本。

  c9 X# _4 \* d" X* Z6 h( W* V, l时钟恢复围绕数字控制振荡器(DCO)实现，执行频率合成和宽带CDR(时钟和数据恢复)功能。恢复的时钟通过谐振分布网络路由到多相生成器。多相生成器结合2-16相位生成、时钟整形和定时偏差校正等功能。
- G2 q8 [2 }/ `5 b. JRX AFE(包括DCO)在配置为212.5Gb/s运行时，实现1.1pJ/b的功率效率。

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9 U4 L2 v8 W: Y" K% x3 `1 M" r7 g图2：详细的接收器架构，显示了2级CTLE、级别1和级别2采样网络，设计用于高带宽信号处理。

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数字信号处理
接收器的DSP引擎显著增强了系统从严重退化信号中恢复数据的能力。ADC采样后，信号通过29抽头前馈均衡器(FFE)和1抽头推测性判决反馈均衡器(DFE)进行均衡。DFE生成CDR模块使用的恢复符号，还用于三组4抽头浮动滤波器，覆盖高达100UI(单位间隔)的反射。

最终均衡信号可选择性地由最大似然序列检测器(MLSD)处理，用于部分响应的符号检测，专门改善长距离通道的RX性能余量。可编程适应逻辑在初始训练后持续调整FFE、DFE和浮动组系数，维持最佳性能。
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在发射器端，数字均衡由10抽头FIR滤波器提供。包括主抽头周围的6个抽头和两个2抽头组，可覆盖高达30UI的范围，实现精确控制信号预加重，补偿通道特性。

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发射器设计
  c# L4 C$ B. I* c' A! \发射器采用8位DAC，具有6位二进制和2位热码位，使用来自LC PLL的高达28GHz的差分输入时钟。谐振CML(电流模式逻辑)级将时钟分配给TX，提供宽带噪声滤波，改善时钟抖动。

IQ生成电路将输入时钟转换为正交相位，辅以相位检测和控制环路进行校准和跟踪。正交时钟驱动最终的4对1多路复用器和64对4序列化器的时钟生成电路。

序列化器由4对1移位寄存器和两级2对1多路复用器组成。定时检测电路最大化序列化器最后2对1多路复用器接口的接口定时。
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2级电流模式驱动器包括将4相交错DAC电流转换为电压的前驱动器，以及将电流镜像到输出的推挽缓冲级。优化的T线圈和感应网络，以及调谐的电阻终端，通过将驱动器与ESD和凸点负载隔离，提供阻抗匹配和带宽提升。
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这种高性能、高功效的电流模式驱动器发射器在212.5Gb/s下实现0.86pJ/b的功率效率。
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图3：TX架构和TX驱动器电路，显示了8位DAC、序列化器和带优化T线圈网络的2级电流模式驱动器。
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0 v- Y: `% t" N$ f时钟生成和抖动性能
1 z6 U0 [/ D% i# W随着数据速率从100Gb/s翻倍到200Gb/s，改进的时钟抖动性能对于维持相对于数据眼图余量的采样误差很重要。收发器采用超低抖动时钟PLL设计，满足这一要求。
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PLL使用双电感和双尾2次谐波谐振LCVCO。VCO谐振箱与采用谐振时钟的CMOS和CML缓冲器耦合，实现宽带滤波和抖动减少。此外，窄带抖动衰减器缓冲器最小化抖动放大。

& w6 ^3 T( ^7 K( b/ h9 U基于模拟的PLL具有8位相位旋转器，支持分数N和扩频时钟(SSC)功能。双电感LCVCO跨越24.2GHz到33GHz的宽频率范围，使用闪烁噪声上转换抑制技术优化低噪声。

' J: Z2 X" n- E测量结果显示出色的抖动性能，在212.5Gb/s下，假设理想CDR滤波器，从3MHz到奈奎斯特频率积分仅有48fs RMS抖动。2T时钟图案测得的随机抖动(Rj)、确定性抖动(Dj)和总抖动(Tj)分别报告为73fs、157fs和1.18ps。
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1 P5 k. v5 |0 Q图4：212.5Gb/s下的TX眼图(原始和带示波器FFE)，TX SNDR测量显示212.5Gb/s下为36.1dB，以及PLL 2T时钟抖动测量显示总抖动为1.18ps。
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性能结果
5 u0 l" q# A5 i, F  f收发器在各种指标上展示了卓越性能。TX在212.5Gb/s下使用PRBS-13图案测得的SNDR为36.1dB，而在106.25Gb/s下超过39dB。
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RX均衡眼图在补偿46dB损耗后显示出令人印象深刻的结果，实现6e-9的PRE-FEC BER(误码率)。此测量使用通过自定义测试板的板对板通道，提供33.3dB的迹线损耗，TX侧连接损耗测得为7.5dB，RX为5.5dB，总损耗为46dB。

对于24dB和29dB损耗通道的RX，BER阈值为1e-4的抖动容限(JTOL)余量同样令人印象深刻，展示了接收器架构的稳健性。
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图5：性能测量显示不同损耗下4通道间的板对板BER，46dB损耗的RX切片器输入直方图和均衡样本，以及212.5Gb/s下的RX抖动容限图。

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结论
# {9 @$ `5 S7 c' ?- ^& ~这款224Gb/s PAM-4收发器在高速连接领域代表了重大进步，实现了卓越的功率效率和通道损耗补偿能力。凭借2.2pJ/b的模拟功率效率以及在212.5Gb/s下补偿超过46dB损耗的能力，支持从100G/lane到200G/lane连接的转变，实现1.6Tb/s以太网，满足下一代AI应用需求。

' T8 k' z* m: D) h# @+ k" y/ Q8 r创新架构包括自适应和可重构设计、先进均衡技术和超低抖动时钟，解决了电缆、连接器和封装中高速信号完整性的挑战。此收发器为满足现代AI系统爆炸性带宽需求提供了稳健解决方案。

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图6：与之前在200Gb/s发表的工作的性能比较表，突显本设计的优势。

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' |2 U1 B! V; Q图7：224Gb/s 4通道模块的芯片显微照片，展示了收发器在5nm FinFET技术中的物理实现。
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参考文献
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