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引言- `) U- X8 B6 i6 L0 _
在神经形态计算领域中,设计高效的神经元线路对于模拟生物神经网络具有重要作用。本文介绍一种新型无电容CMOS神经元线路,在可扩展性、功耗效率和紧凑设计方面具有显著优势[1]。
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7 v. j/ t2 [% r神经形态线路设计简介
# @" J4 j% |9 V神经形态工程旨在创建模仿生物神经网络功能的电子系统。虽然使用GPU和FPGA的数字实现方案较为普遍,但模拟线路在性能密度和能量效率方面具有优势。传统的模拟神经元线路通常需要大型电容器来实现时间积分,这对缩小和微型化带来挑战。本文介绍一种创新的无电容方案,克服了这些限制。! ?" p5 b, f3 R2 C, i- o
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线路架构与工作原理
3 ?( B7 c. b1 x& V9 w4 @无电容神经元线路由两个主要功能模块组成。让我们通过线路示意图来分析其结构。
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# w/ G5 b( q- X7 r3 v* O/ D" c图1展示了无电容CMOS神经元线路的示意图,分为两部分:第一部分(绿色)产生调制脉冲宽度,第二部分(红色)处理信号放大和整流。
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$ _: {$ y! y* v+ Q8 _第一个模块包含晶体管M0至M5,基于输入电流产生调制宽度的输出电压脉冲。第二个模块包含晶体管M6至M11,对这些脉冲进行放大和整流以产生最终输出。该线路无需大型电容器,具有良好的可扩展性。0 i0 ^3 ?: k9 o$ l% f% y9 ]
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实现与物理设计: j( ?% x& D$ I+ T) F+ y8 N
该线路采用标准180纳米CMOS工艺制造,实现了显著的空间效率和性能指标。
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. [! U/ p* i( u2 j3 Z图2展示了(a)制造的芯片显微图像,神经元线路以红色突出显示,(b)神经元线路的详细布局视图,(c)展示带有定制PCB的线键合芯片的测量设置。
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制造的线路仅占用200平方微米的硅面积,展现出优秀的空间效率。实现方案包括测量焊盘和虚拟金属覆盖层,以确保正常功能和测试。) f- E5 m; ~9 H+ K) e( @+ {
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性能特征3 f; p+ N6 W6 G; @9 z7 J2 \
该线路在输入响应和输出脉冲生成方面表现出优异的性能特征。( c0 ~. S) `5 ?$ E, L
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5 P' Y3 q5 x5 `图3显示(a)输入电流Iin,(b)输出电压Vout,(c)Vout的脉冲宽度随时间的变化,展示输入电流与输出响应之间的关系。4 y. q* S7 x G1 E+ {3 Z
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& E! d# O9 y2 L B! P! G; O+ I图4展示(a)控制电压Vc,(b)输出电压Vout,(c)Vout的脉冲宽度随时间的变化,展示控制电压对线路行为的影响。" `1 V& _, w; c- ^
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) P& H M0 m/ P图5显示在不同阈值控制信号Vc下,输出电压脉冲宽度与输入信号Iin之间的关系,展示线路的可调响应特性。
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3 _1 |+ {+ e" A; Z: h7 Q0 |该线路具有1-6纳安培可调发放阈值,产生的输出脉冲宽度与输入电流大小成比例。这种行为与生物神经元相似,同时保持每个输出脉冲仅1.4皮焦耳的低功耗。3 R# C, Q4 @* g+ L
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时间积分能力' Y, k1 Y6 ?% I9 W* S
该线路展现出与生物神经元相似的时间积分能力,这可从其对不同输入脉冲模式的响应中得到证实。
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2 o4 w B) }; V1 Y6 s3 h图6展示输入电流Iin脉冲的发放频率从13千赫兹逐渐增加到31.25千赫兹,同时保持脉冲宽度恒定。
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' S0 j5 ?5 J" z& I* v图7显示输入电流Iin的脉冲宽度从0.0624毫秒逐渐增加到0.0973毫秒,同时保持发放频率恒定。
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2 W+ \. [0 q; ~ I! @9 s这些时间特性使线路能够以类似生物神经元的方式处理信息,适合神经网络应用。
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温度和工艺变异补偿. f0 z+ s) A% v8 F1 b: Z4 A
该设计的一个关键特点是能够通过控制电压调节来补偿温度和工艺变异。& k9 B4 G3 p h' W- b
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图8显示在不同温度下等效于25°C时0.85伏的阈值控制电压Vc,展示线路的温度补偿能力。
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- T8 m/ S4 [' J+ }通过适当调节控制电压Vc,线路在不同温度下保持稳定运行,确保在各种条件下可靠运行。" k( c- |6 O t' `% j& X ^% k( v5 ~2 {
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2 ^' F3 j/ z. C e, e8 v结论+ r# s0 a5 `( m; {& C0 z
本文详细介绍了一种无电容CMOS神经元线路,在尺寸和功耗方面都实现了显著效率。该设计证明,去除传统电容器要求可在保持基本神经处理能力的同时,显著提高可扩展性。凭借200平方微米的紧凑面积和每次发放仅1.4皮焦耳的能耗,该线路在神经形态工程领域取得重要进展,可用于实现更高效、可扩展的硬件神经网络系统。
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参考文献
N3 V2 J" S- z- b+ I+ W. @1 |/ z[1] Z. Rong, P. Bhatnagar, J. J. Yang, and Y. Chen, "Capacitor-Free Scalable CMOS Neuron Circuit With Compact Design and Low Power Consumption," IEEE Access, vol. 12, pp. 158258-158265, 2024, doi: 10.1109/ACCESS.2024.3485025." M7 F6 W7 Z- H1 X8 D, L
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